多聲道氣體超聲波流量計信號處理探討 五十一
4．3．2計數器模塊
本設計中的計數器模塊采用Veri log HDL語言進行設計，設計的計數器計數頻率為200MHz，該頻率由PLL提供，計數器的位數為24位，計數的結果送給24位的移位寄存器，在由移位寄存器傳輸給單片機。下面給出由Verilog HDL語言實現的計數器的源代碼。
Clk信號是來自FPGA的外部有源晶振50MHz的時鐘信號，周期為20ns，計數器工作的時鐘頻率為經過PLL倍頻后產生的200MHz的信號，周期為5ns，Reset信號為來自單片機的復位信號，每次重新計數時使計數器復位清零，為下一次計數做準備。Enable為計數允許信號，即計數開始信號。Cnt end信號是計時結束信號，來自電壓比較器，當接收到的超聲波信號電壓大于電壓比較器設置的基準電壓是，電壓比較器會產生電壓比較脈沖，即計時結束信號。Cont為24位的計時結果數據，計時結束后，計數器把計時結果數據傳遞給數據輸出模塊，在有數據輸出模塊傳輸給單片機。
超聲波流量計
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