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超聲波氣體流量計(jì)研發(fā)探討 七十二

自動(dòng)設(shè)計(jì)各個(gè)主要的處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取、編程文件匯編(裝配)和編程下載9個(gè)步驟。這9個(gè)步驟和4．2．1節(jié)中講述的FPGA開發(fā)流程是相對(duì)應(yīng)的，MAX+plusII編譯器支持文本輸入、原理圖輸入和波形輸入三種設(shè)計(jì)方法。其中，支持文本輸入的硬件描述語(yǔ)言有VHDL、Verilog HDL及AHDL(A1tera HDL)。前兩種為IEEE標(biāo)準(zhǔn)支持的硬件描述語(yǔ)言，最后一種AHDL是Altera公司自己設(shè)計(jì)、制定的硬件描述語(yǔ)言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語(yǔ)言。

MAX+plusll支持層面化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的工程模塊(元件)進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問題。

超聲波流量計(jì)