超聲波氣體流量計(jì)研發(fā)探討 六十九
將電路系統(tǒng)以一定的表達(dá)方式輸入計(jì)算機(jī)，是在EDA軟件平臺(tái)上對FPGA開發(fā)的第一步，即設(shè)計(jì)輸入。這一步可以分為圖形輸入和HDL文本輸入。設(shè)計(jì)輸入結(jié)束后，進(jìn)入功能仿真階段。功能仿真直接對VHDL、原理圈描述或其它描述形式的邏輯功能進(jìn)行模擬測試，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)要求的過程，仿真過程不涉及任何具體器件的硬件特性。直接進(jìn)行功能仿真的優(yōu)點(diǎn)是設(shè)計(jì)耗時(shí)短，對硬件庫、綜合器等沒有任何要求。
通過反復(fù)設(shè)計(jì)輸入修改和功能仿真后，使原理圖或HDL文本符合邏輯功能的要求，然后進(jìn)入綜合器進(jìn)行邏輯綜合階段。一般來說，邏輯綜合是僅對應(yīng)于HDL而言的，利用HDL綜合器對設(shè)計(jì)進(jìn)行邏輯綜合是十分重要的一步，綜合過程將把軟件設(shè)計(jì)的HDL描述與硬件結(jié)構(gòu)相聯(lián)系，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。
超聲波流量計(jì)
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